Představte si kanálovou vrstvu tak tenkou, že se měří zlomky jediného nanometru. Drobné změny v tomto měřítku rozhodují, jestli tranzistor poběží nebo selže. TSMC ve spolupráci s taiwanskou NYCU nehledalo exotické nové materiály. Místo toho přeprogramovali povrchovou chemii tranzistoru.
Proč hliníková vrstva tenká jako plátek mění pravidla
Moderní čipy obsahují miliardy tranzistorů pomocí 3D návrhů jako FinFETy a gate-all-around FETy. Tyto architektury zvětšují plochu kontaktu hradla tím, že ho obalují kolem vyvýšeného kanálu. Ten trik funguje, dokud kanál neztenčí na zanedbatelnou tloušťku. Jak se kanály zmenšují na přibližně 3 až 5 nanometrů, řízení hradla slábne. Pod hranicí přibližně 3 nanometrů pak elektrony začnou interagovat s materiály hradla způsobem, který zvyšuje odpor a únik proudu.
Právě zde se jeví jako atraktivní jednovrstvé dvourozměrné polovodiče, například disulfid molybdenu (MoS2). Při tloušťce přibližně 0,7 nanometru slibuje kanál z MoS2 mnohem lepší elektrostatické řízení a nižší úniky, což výrobcům umožňuje cílit na sub-1nm hradlové struktury a extrémně krátké délky kanálu. Ale extrémní tenkost znamená i velkou náročnost. Pokusíte-li se nanést hradlový dielektrik starou metodou, vznikne hrubá, nerovnoměrná vrstva, která zhoršuje výkon.
TSMC a NYCU obrátily problém naruby. Místo aby vynalézaly zcela nový dielektrik nebo násilně aplikovaly agresivní depoziční chemii na MoS2, nejprve upravily povrch kanálu. Tým nanesl epitaxiální hliníkovou monovrstvu na MoS2 a nechal ji oxidovat na jednotný oxid hliníku (Al2O3) tlustý jen 0,42 nanometru. Na tuto mikrotenkou mezivrstvu pak položili vysokokapacitní dielektrikum z oxidu hafnia (HfO2).
Výsledek: pozoruhodně hladké rozhraní hradla, které snižuje úniky a zpřesňuje řízení toku elektronů. V testech tato povrchově upravená struktura poskytla řízení hradla a nižší odpor srovnatelný s přibližně 1nm dielektrikem, avšak se všemi výhodami kanálu z MoS2.
Jsou zde názorné přínosy i praktické otázky. Výroba v měřítku stále vyžaduje opakovatelnou, čistou epitaxii a integraci do zadních výrobních procesů. Přesto tento přístup obchází mnoho materiálových kompromisů, se kterými se výrobci čipů potýkají, a nabízí pragmatickou cestu k hustějším a rychlejším logickým obvodům.
Tento přístup povrchového inženýrství by mohl být praktickým mostem k hromadné výrobě sub-1nm tranzistorů a novému období v miniaturizaci polovodičů.
Napsat komentář
Komentáře
Zatím žádné komentáře. Buďte první.